2014年4月24日 星期四

程式中邏輯內涵的用意? ( 用If-else和case的舉例 )

程式中邏輯內涵的用意? ( If-elsecase的舉例 )
程式應該要有邏輯的內涵,並非是表面所寫的面貌的。有邏輯內涵的程式可以讓程式便於看懂,對於後來接手的工程師而言,他可以藉由這些邏輯內涵和以前的工程師神交,瞭解前人的邏輯維思。

今天以if-elsecase為例,來說明邏輯內涵是什麼?
我們都知道,if-else的寫法是和優先順序有相關的,而case是沒有優先順序關係的。但是,這是否是絕對的定律。我們來看一下下面的程式。
always@(*)
begin
    if(value==2’b00)
       A = 2’b00;
    else if(value==2’b01)
        A = 2’b01;
    else if(value==2’b10)
        A = 2’b10;
else
        A = 2’b11;
    end
end

以下是case的例子
case(value)
2’b00:   A= 2’b00;
2’b01:   A= 2’b01;
2’b10:   A= 2’b10;
default:  A= 2’b11;
endcase

if-else的程式中,我們看到value=2’b00時的優先權最高,再來是value=2’b01 -> value=2’b10 -> value=2’b11。但我們想想value=00的最高優先權有意義嗎?value=00value11會同時發生嗎?不會。那麼用下面的case來取代,是否是可行的?答案我想大家都是知道的。當一個數位工程師,我們要知道數位的內涵,而不是就表面的東西來解釋,然後就講一些沒有錯的道理來爭論。為什麼這麼說?就上面if-else的程式而言,這位工程師希望value=00的優先順序是最高的,然後依次是01 -> 10 -> 11,但是當每個值都不會同時發生時,那麼你排優先順序有什麼意義嗎?電路上的邏輯不會有任何錯誤,但是卻會造成你在合成電路時,電路實際上的latency以及gate count有所不同。

每個程式的寫法、意義,都是在代表你對事物的邏輯思考。而工程師本身必須對邏輯思考要精準到位,用你的程式來告訴別人你的思考邏輯是什麼?而不是只是結果的。因為當你的結果和別人一樣,但是推理過程和別人完全不同時,那麼在討論的過程中,如何培養默契?如何讓別人知道你的邏輯思緒是清晰?

因為邏輯只有0()1(),當他的結果是對的,但內涵卻是不同時,你會怎麼做?舉例來說:如果有家長想抱孫子,而父母雙方有某種程度上不容易受孕,這時長家不管雙方父母,就是一定要抱孫子,此時,應該怎麼做?有人領養、有人做人工。但是如果有人是強抱別人家的小孩,你會怎麼想?當然會覺得是錯的。就算你是當事者的家長,應該也不會鼓勵這種行為。還是說,很好,有孫子抱就好,就算是犯法也不管。(PS: 或許例子舉得不是那麼好,希望能多多見諒 ! )

結果很重要,但是邏輯的內涵也同樣重要。因為這些都是代表邏輯思緒上的合理性。這種合理性是給後來的工程師了解程式的一種方法。如果程式沒有合理性,就算結果是對的,對後來接手的工程師而言,無異是一場災難的開始。

一個全方位的數位工程師在寫程式時,不應只是考慮 latency和 gate count,你還要考慮它的邏輯內涵;讓別的工程師在看你的程式時,有前後一貫性,知道你的邏輯思維。當他看不懂你的程式碼時,他才能有所依據,按照你的邏輯思維來推演你的程式碼,慢慢地讀懂你的程式。
希望下次當你在寫 verilog 程式時,不是只是把它當成是電路來做,而是把它當成「程式」來看待,畢竟它的名稱還是叫做 verilog code,而不是叫做 verilog circuit



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